当然可以的，Verilog HDL和C语言只是外形上长得有点像，其实是有本质区别的。我觉得在没学C语言的情况下学Verilog HDL反而更好，免得有些地方还可能跟C语言弄混淆了。。。
可以。verilog HDL和VHDL是目前应用广泛的硬件描述语言．可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。一般开发FPGA用此类语言，和c语言关系不大，可以直接学习。
学习verilog之前，最好没有学过任何软件语言，因为初学者容易被软件编程语言误导。常经有初学者向我问一些问题，总喜欢与C来比较，满脑子都是C语言的影子。如果不懂软件语言，反而学得快一些，至少不会将verilog写得像C程序一样。
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